Nu till sommar kommer AMD att gå över till sin 45nm SOI tillverkningsteknik. De första kärnorna kommer att bli Deneb, som är en direkt krympning av Agena och borde anlända under andra halvåret. Samtidigt kommer, Barcelona, servermodellen att krympas till 45nm SOI och döpas om till Shanghai. Heka, den trekärniga modellen, väntas dyka upp tidigt under 2009. Istanbul är i sin tur utvecklingsnamnet för den sexkärniga modellen av Shanghai, och det var inte länge sedan denna processor dök upp i AMDs produktplaner. Istanbul är tänkt att lanseras tidigt under 2009 och den största nyheten är såklart de två extra processorkärnorna.
Den tidigare nämnda octo-core kretsen Montreal har skrotats i förmån för den “äkta” sexkärniga Istanbul, vilken kommer att användas för att skapa en tolvkärnig processor genom att använda två sammanlänkade kärnor på samma processor under 2010. Anledningen ska vara att detta blir en mer kostnadseffektiv lösning än en åttakärnig processor, men det kan ju även ha något att göra med att Intel kommer lansera sin egen sexkärniga processor, Dunnington.
Istanbul bjuder på en 6MB L3 cache, 512KB L2 cache per kärna och DDR2 eller DDR3 stöd beroende på sockeln (AM2+ eller AM3). På Chip-architecture.com har man publicerat ett die-foto av Istanbul (artist rendering), samt ett par ord som hör till;
“It’s probably not a bad idea for AMD to take advantage of their relatively small core size. At 45nm it can cram two cores (with 256 kB L1 total) into 30mm2. A single Nehalem core with 256 kB L2 also occupies ~30 mm2.
So in terms of IPC/mm2 you get two cores against one core with 2 threads.
The 8 core Nehalem seems to be a megamacholomaniamonolitic die. larger still as Dunnington (700 mm2 ?) More for bragging rights purpose as for profitability, considering that it will be rather TDP limited.
Istanbul could be at or just below 300 mm2. Istanbul/Sao Paulo should become a mass market 32nm device so it’s not a bad idea in terms of risk reduction to develop them as server/workstation chips at 45nm.
It is better to add cores, to 6 in total, as to extend the L2 caches from 512kB to 1MB per core on a 4-core device as was planned with Montreal.”
